1.背 景

1.1  产业背景

集成电路产业是信息技术产业的核心，是支撑经济社会发展和保障国家安全的战略性、基础性和先导性产业。《国家集成电路产业发展推进纲要》对产业3大特征的定位主要体现在：（1）我国近几年每年集成电路进口额巨大，2017年达到2601亿美元（海关最新数据显示2018年达3120.58亿美元），远高于原油或其他战略物质进口总额；（2）产业的发展高度依赖于材料、机械（装备）、电子和软件等基础工业的支撑；（3）尖端的先导技术研发成果通常在集成电路产业中首先得到应用，从而引导其他产业的发展方向。芯片的重要性如同第一次、第二次工业革命中的蒸汽机和内燃机。无论是日常生活的手机、电脑，还是企业应用的服务器与数据中心、工业机器人，乃至航空航天和国防安全都离不开芯片。芯片设计中的IP核（intellectual property core，IP）通常指应用在系统芯片（SoC）中且具有特定功能的可复用（reusable）的电路模块，具有标准性和可交易性。通过产业化验证的IP电路模块可以被系统设计工程师直接植入芯片。IP包括CPU类（包括DSP、MPU、MCU），已经成为集成电路设计技术的核心与精华。IP大体上可以分为软核（soft core）、硬核（hard core）和固核（firm core）3种。IP软核是独立于制造工艺的寄存器传输级（RTL）代码，经过行为级（behavioral）的功能验证（functional verification）和优化，使用时具有相当的灵活度。IP硬核是通过系统设计验证、物理版图设计验证和工艺制造获得的半成品或者产品。其优点是确保电路性能达到设计目标，提交形式是芯片制造掩模版结构的全部版图和详细系统的全套工艺相关文件。由于与成套工艺的绑定 ，硬核没有应用灵活度。工艺升级后相应的硬核需要重新验证、重新进行物理设计。在软核与硬核之间的是IP固核。固核通常以逻辑门级网表（gate-level netlist）的形式提交。由于固核多由设计客户完成最终布线设计，因此核的端口位置、核的形状和大小都可以调整，比硬核更具有灵活度。一个可复用的IP核必须要具备完整的系统设计与应用参数（specifications）说明，各种兼容的应用模型、可配置性、验证代码和测试文件，通用的总线接口以及通用的检测接口，功能验证、逻辑综合和物理设计验证等相关的脚本（script）文件、设计和转让文档等。从IP设计的产品类型来看，可以分为：（1）IP成熟产品模块类。可以直接集成应用，例如DDR裸片等，也称作已知合格芯片（known good die，KGD）；（2）IP半成熟产品模块类，也称作验证IP（简称VIP），IP设计者需要提供验证代码 ，供系统芯片（SoC）统一集成使用；（3）新定义或者新开发的，并且需要设计的IP（design IP，DIP）。VIP的类型有：高速IP类的 ，例如总线和接口标准（peripheralcomponent interface express，PCIe）、快速接口（rapi-dIO）等。DIP的类型有：人工智能专用DIP，大数据用DIP，物联网（IoT）用DIP等。根据IP核在SoC中的集成方式及应用场景，还可以将其分为：（1）接口IP，例如通用串行总线（universal serial bus ，USB）、串行高级技术附件（serial advanced technology attachment，SATA）、PCIe、高清多媒体接口/显示端口（high definition multimediainterface，HDMI/Display Port，DP）等；（2）存储IP，例如静态随机存取存储器（SRAM）、动态随机存取存储器（DRAM），NAND/NOR闪存存储器 、单次/多次可编程（OTP/MTP）存储器等；（3）功能性IP，例如模数/数模转换器（ADC/DAC）、数字信号处理器（DSP）、微控制器（MCU）、音视频交叉存取（audiovideo interleave / interleaved，AVI）等IP。随着集成电路产业的工艺技术的发展，IC设计的性能不断提升，复杂度不断增加，很多IC的规模已经达到10⁹～10¹⁰个晶体管，如图1所示，从而对IP的验证提出了更高、更快、更准确的要求。现有的以及不断发展的验证方法已经显示出，设计规模越大，验证时间越长，验证覆盖率的增大变得更困难，如图2所示，这直接影响到IP或IC产品的性能等指标的收敛，影响设计可靠性（design for reliability，DFR），同时间接地影响到产品的量产（成本），也称作设计量产性（designfor yield，DFY）。图1.制造工艺的进步与设计规模的变化

图2.IC/IP设计规模和复杂度的增加与验证准确度的关系1.2  全球芯片产业IP背景集成电路产业的最上游是设计IP，2018年全球IP市场规模约49亿美元。IP本身的产值虽然不是最高但是其具有极大的附加值和特有的产业生态支柱作用 ，同时其产品与国家信息安全密切相关。以IP核复用为基础的SoC技术是全球集成电路发展的方向。产业界以IP核设计为主的SoC占总数的90%以上。全球的10大设计IP的供应商如表1所示。表1.2017年全球前10名IP供应商全球IP核龙头企业ARM从2007年33%的市场占有率增加到2017年的46.2%，表明IP正向高度集中的方向发展。全球IP的发展路径主要由上升中的SoC市场驱动。同时，开源CPU指令集（instructionset architecture，ISA）架构 RISC-V、人工智能的技术渗透和物联网（IoT）推动的接口类IP是未来IP发展的热点趋势。例如，将多种传统 CPU、GPU、DSP 等模块集成在同一个芯片的异构系统架构（heterogeneous system architecture，HSA）的设计中，美国国防部先进研究项目局（DARPA）关注的、最新提出的未来领域特定体系架构（domain specific architecture，DSA）等都将对IP的发展带来新的应用需求。随着全球产业发展，处理器IP市场将占据最大市场份额。由于对各种垂直领域的微处理器（MPU）、微控制器（MCU）、数字信号处理器（DSP）和图形处理单元（GPU）的需求增加，处理器IP将占据半导体IP市场的最大份额。其中，以移动通信微处理器龙头企业ARM为代表的IP核授权业务，近年来，特别是在芯片技术发展到后摩尔时代，仍旧不断显示出巨大的商业机会。IP核显然已成为芯片设计业的放大器。后摩尔时代的SoC设计需要越来越多的IP核。从商业机会来看，一个芯片制造企业所拥有的IP核数量的多少和质量的高低已成为其市场竞争力的核心；从国家战略看，一个国家所拥有的IP核体现了其抢占集成电路战略制高点的水平，其中IP核数量多、质量高则成为芯片产业的制高点。事实上IP核已成为集成电路产业在实施大众创新时不可或缺的低成本利器。IP的技术发展与工艺技术发展密切相关。目前全球主流的先进工艺技术是10/7 nm成套工艺，未来3年内5 nm的成套工艺也将进入产业化阶段。而芯片制造技术，从以三维晶体管FinFET结构为主线的技术路线，扩展到全方位的技术创新。其创新点主要有3方面， 电子元器件采购网 即晶体管结构、材料和工艺、以及芯片结构的创新。随着2D平面技术向3D技术的发展，芯片设计也发生了极大的变化。从而根本上改变芯片晶体管的设计：包括3D维度的FinFET芯片设计、围栅（gateall-around，GAA）、量子隧穿效应（quantum tunnelingeffect）等。进入28 nm技术代以后，平面晶体管的比例缩小到了极限，3D晶体管逐渐形成主流。预计主流技术依然采用3D的FinFET架构和浸没式193 nm（i193）波长的光刻技术。围栅结构由于工艺复杂，成本必然上升，所以最早可能在5 nm节点应用。如图3所示是全球集成电路产业主流的晶体管结构发展路线图，其技术发展的主要目标是提高性能功耗比。同时由于物联网的市场驱动，超低功耗的器件研究 ，如隧道场效应管（tunnel field-effect transistor，TFET）等，也将是集成电路的技术发展方向，与之伴随的外延、沉积、刻蚀、CMP等设备及相关材料的研发都是需要跟进的。尤其是光刻技术，从浸没式193 nm多重曝光到EUV光刻工艺的技术门槛还没有完全跨过去。EUV的掩模版技术在批量生产时遇到一些瓶颈，例如掩模版的缺陷检测，保护膜（pellicle）的耐用性等问题还未解决，大规模的产业化应用还有很艰难的路要走。可以预料，未来仅以特征尺寸缩小为标志的技术发展速度将会减缓，而功耗和性能技术进步将成为产业技术发展趋势。图3.全球集成电路产业主流晶体管结构发展路线图（黄如院士提供）

2.我国IP产业现状

目前，国内还没有类似国外有规模的专门设计IP硬核的公司，芯片设计公司的成功设计还不能被定性为IP。国内已经有专门提供IP软核的公司，可以以RTL形式提供给用户。针对上述现状与差异，我国的IP核发展主要有3个方向，即高端处理器的IP核、高速接口类的IP核以及与产品应用密切相关的应用类IP。其中高端处理器的IP核被国外完全垄断（如ARM），国内产品基本处于空白状态。由于高端处理器短期内没有盈利的可能，目前国内没有IP公司开展相关研发，也看不到任何发展计划。在嵌入式处理器的IP核方面，由于门槛不像CPU那么高，又有较高的盈利空间，目前有一些国内公司在开展研发；接口类的IP（ 如 SerDes、DDR和USB等），国内有几家公司已经打开了良好的研发和市场局面。至于应用类的IP基本上都是由芯片设计公司和芯片制造企业自行研发完成。同时，由于国内14 nm技术代即将完成工艺研发，所以亟需建立相对完备的14 nm IP库。截止于2018年，我国现有的1698家芯片设计企业中，90%以上企业的营业额在1亿元以下。这些设计企业的发展主要依赖于中国市场，而其技术积淀不足。这些企业无法关注到每一个技术环节的发展，其有限的技术研发资源只能聚焦于某些产品的开发，不可能全面铺开。尤其是在一些通用IP核的使用方面，需要企业有工艺支持和设计服务的基础。企业需要进一步重视IP的知识产权价值，尤其在当前国际竞争的热点上，需要加强自身IP的保护，也要用好别人的IP，这样才不会把自己放到不可控的知识产权风险中。完全自主可控的芯片设计IP核技术仍然是制约我国集成电路设计发展的重要因素之一。我国的IP企业基本上属于小而散模式。虽然10年来累积了一批IP核，但是由于缺乏技术支持服务和工艺基础，使得IP核的利用率很低，已有的IP缺乏维护，逐渐失去竞争力。缺乏完善中立的测试体系，IP企业又不愿意投入研发，使得国内芯片企业要从国外采购大量的IP核。究其原因在于IP研发资金投入大且研发周期长，例如，130 nm工艺IP开发近500万美元，需要耗时约18个月；28 nm技术节点的IP研发需要近1000万美元和约21个月的研发周期。这导致国内IP公司很难在市场支撑下开展自主IP研发，从而对我国产业发展埋下了极大的隐患。业界IP设计技术专家朱敏先生认为，集成电路产业的特点是投入大，回报周期长。集成电路芯片产业的现状是一个芯片制造的代工厂（28 nm，月产4万片）需要投资近50亿美元，大多设计企业没有这么大的资金投入，也没有必要花费大量资源运行生产线，所以利用代工共享产能是最好的选择。然而，IP的研发和应用也有类似情况。开发新一代工艺节点（28 nm）上的IP需要投入近1000万美元，以及至少6个月以上的研发周期，多数设计企业无法在每一代的产品设计中有那么大资源投入，所以IP也需要共享。IP核共享是支撑产业链整体发展的重要环节之一。为此，需要有一个IP核共享的公共平台。公共平台依靠国内的芯片制造的工艺基础，为设计公司提供设计服务。我国蓬勃发展的集成电路产业急需一个中立的IP公共平台提供设计服务。充分利用国内优质IP公司和研究所、高校的优质资源，组织产学研联合团队开发IP核 ，通过公共平台支持设计公司创新驱动。同时具备中立的IP核测试评估，IP核的工艺验证和IP核相关的设计服务，包括公共IP平台和电子设计自动化（electronic design automation ，EDA）工具平台的支持。其结构类似于法国的Design Reuse IP公共平台。公共IP设计服务平台扮演着连接设计企业与各芯片制造企业桥梁角色。我国的产业需要建设一个公共IP平台，从工艺平台建设和基础的模型研究开始，扎扎实实地提升我国的IP核技术水平和应用规模。如图4所示，公共IP平台的架构是以工艺平台为基础，建立相应的模型，工艺设计（智囊）包（process design kit，PDK）及单元库（library），真正发挥连接设计和制造的桥梁。图4.公共IP平台架构

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